Logic Synthesis and SOC Prototyping: RTL Design using VHDL - Vaibbhav Taraate - Böcker - Springer Verlag, Singapore - 9789811513169 - 30 januari 2021
Om omslag och titel inte matchar är det titeln som gäller

Vaibbhav Taraate
Logic Synthesis and SOC Prototyping: RTL Design using VHDL 2020 edition

Pris
SEK 889

Beställningsvara

Förväntad leverans 5 - 9 jan 2026
Julklappar kan bytas fram till 31:e januari

Våra kunder säger:

14 dagars returrätt
Toppbetyg på Trustpilot
Lägg till din iMusic-önskelista
eller

This book describes RTL design, synthesis, and timing closure strategies for SOC blocks. It covers high-level RTL design scenarios and challenges for SOC design. The book covers the Synopsys DC, PT commands, and use of them to constraint and to optimize SOC design.

251 pages, XIX, 251 p.

Media Böcker     Pocketbok   (Bok med mjukt omslag och limmad rygg)
Releasedatum 30 januari 2021
ISBN13 9789811513169
Utgivare Springer Verlag, Singapore
Antal sidor 251
Mått 150 × 220 × 10 mm   ·   500 g

Fler produkter med Vaibbhav Taraate

Visa alla

Se alt med Vaibbhav Taraate ( t.ex. Pocketbok och Inbunden Bok )